7 Segment Decoder

7セグメント・デコーダ

まず始めに，組合せ回路の記述法から理解しましょう．先に示した半/全加算器も組合せ回路です．もう少し複雑な組合せ回路の例として，7セグメント・デコーダを設計してみます．7セグメント・デコーダは，下図のように8の字型に並べられた7つの発光ダイオード(LED)を，入力した4ビットの値に応じて16 進数表示するように制御するために使用します．

図：7セグメントLED

VHDLによる記述は3とおりほど考えられます．

条件付き信号代入文の例：7セグメント・デコーダはdinの値によって出力doutのパターンを生成すれば良いので以下のように簡単に記述することができます．なお，doutはLEDの各セグメントに対応しており，最上位ビットから順にa, b, c, d, e, f, g, d.pとなっています．

-- ライブラリ宣言
library	IEEE;
use IEEE.std_logic_1164.all;

-- エンティティ宣言
entity seven_seg is
    port (din  : in  std_logic_vector(3 downto 0);
          dout : out std_logic_vector(7 downto 0)  );
end seven_seg;

-- アーキテクチャ本体
architecture seven_seg_body of seven_seg is
begin
    dout <= "11111100" when din = "0000" else
            "01100000" when din = "0001" else
            "11011010" when din = "0010" else
            "11110010" when din = "0011" else
            "01100110" when din = "0100" else
            "10110110" when din = "0101" else
            "10111110" when din = "0110" else
            "11100000" when din = "0111" else
            "11111110" when din = "1000" else
            "11110110" when din = "1001" else
            "11101110" when din = "1010" else
            "00111110" when din = "1011" else
            "10011100" when din = "1100" else
            "01111010" when din = "1101" else
            "10011110" when din = "1110" else
            "10001110" when din = "1111" else
            "00000000";                        -- 残り全部 
end seven_seg_body;

ここで注意することして， std_logicタイプでは '0' や '1' の他に'X'，'U'，'Z'等が存在するという点です，これらの入力パターンに対して全て記述する必要があります．つまり，

          "10001110" when din = "1111" else
          "00000000";                        -- 残り全部

のような記述が必要になります．さもないと，不必要なラッチが合成される可能性があります．CADによっては'-'(don't care)や' X'(不定)を使用して回路を小さくすることが可能です．

選択信号代入文の例：先の例を with - select を用いて，もう少しスマートに書くことができます．

-- ライブラリ宣言
library	IEEE;
use IEEE.std_logic_1164.all;

-- エンティティ宣言
entity seven_seg is
    port (din  : in  std_logic_vector(3 downto 0);
          dout : out std_logic_vector(7 downto 0)  );
end seven_seg;

-- アーキテクチャ本体
architecture seven_seg_body of seven_seg is
begin
    with din select
       dout <= "11111100" when "0000",
               "01100000" when "0001",
               "11011010" when "0010",
               "11110010" when "0011",
               "01100110" when "0100",
               "10110110" when "0101",
               "10111110" when "0110",
               "11100000" when "0111",
               "11111110" when "1000",
               "11110110" when "1001",
               "11101110" when "1010",
               "00111110" when "1011",
               "10011100" when "1100",
               "01111010" when "1101",
               "10011110" when "1110",
               "10001110" when "1111",
               "00000000" when others;	-- 残り全部 
end seven_seg_body;

ここで，

               "00000000" when others;	-- 残り全部

の記述が必要な理由も先と同じです．

プロセス文中で順次処理文を用いた例
プロセス文を用いると，プロセス文の ``begin ... end process'' 内で ``case''，``if''等の順次処理文で記述することが可能になります．まずは， ``case ... when''を用いた例です．

-- ライブラリ宣言
library	IEEE;
use IEEE.std_logic_1164.all;

-- エンティティ宣言
entity seven_seg is
    port (din  : in  std_logic_vector(3 downto 0);
          dout : out std_logic_vector(7 downto 0)  );
end seven_seg;

-- アーキテクチャ本体
architecture seven_seg_body of seven_seg is
begin
    process(din)
    begin
      case din is
        when "0000" => dout <= "11111100";
        when "0001" => dout <= "01100000";
        when "0010" => dout <= "11011010";
        when "0011" => dout <= "11110010";
        when "0100" => dout <= "01100110";
        when "0101" => dout <= "10110110";
        when "0110" => dout <= "10111110";
        when "0111" => dout <= "11100000";
        when "1000" => dout <= "11111110";
        when "1001" => dout <= "11110110";
        when "1010" => dout <= "11101110";
        when "1011" => dout <= "00111110";
        when "1100" => dout <= "10011100";
        when "1101" => dout <= "01111010";
        when "1110" => dout <= "10011110";
        when "1111" => dout <= "10001110";
        when others => dout <= "00000000";
      end case;
    end process;
end seven_seg_body;

次に，``if .. then ... elsif ... else ... end if''を用いた例です．

-- ライブラリ宣言
library	IEEE;
use IEEE.std_logic_1164.all;

-- エンティティ宣言
entity seven_seg is
    port (din  : in  std_logic_vector(3 downto 0);
          dout : out std_logic_vector(7 downto 0)  );
end seven_seg;

-- アーキテクチャ本体
architecture seven_seg_body of seven_seg is
begin
    process(din)
    begin
      if    din = "0000" then dout <= "11111100";
      elsif din = "0001" then dout <= "01100000";
      elsif din = "0010" then dout <= "11011010";
      elsif din = "0011" then dout <= "11110010";
      elsif din = "0100" then dout <= "01100110";
      elsif din = "0101" then dout <= "10110110";
      elsif din = "0110" then dout <= "10111110";
      elsif din = "0111" then dout <= "11100000";
      elsif din = "1000" then dout <= "11111110";
      elsif din = "1001" then dout <= "11110110";
      elsif din = "1010" then dout <= "11101110";
      elsif din = "1011" then dout <= "00111110";
      elsif din = "1100" then dout <= "10011100";
      elsif din = "1101" then dout <= "01111010";
      elsif din = "1110" then dout <= "10011110";
      elsif din = "1111" then dout <= "10001110";
      else		      dout <= "00000000";
      end if;
    end process;
end seven_seg_body;

プロセス文は以下のように記述します．

process( センシティビティリスト )
begin
  順次処理の記述
end process;

センシティビティリストというのはプロセス文の内部で入力イベントとして使用する信号線の名前であり複数あっても構いません．上記例では，信号dinの変化に依存して信号doutに代入される値が変わるわけです．

次は，順序回路の基本要素となるフリップフロップの記述について学びます．

VHDLによる順序回路の記述法－Dフリップフロップ－

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