Basics of VHDL ( Conclusion )

まとめ－VHDLによる基本的な記述法－

まとめとして，VHDLの基本的な構造をもう一度確認しておきます．機能モデルと構造モデルの概念により階層設計が可能なことを述べました．VHDLの基本的な構造は，

ライブラリ宣言
エンティティ宣言
アーキテクチャ本体

になります．

ライブラリ宣言では，標準的に用いられる std_logicタイプを利用するために必要な宣言について説明しました．

エンティティ宣言の基本的構造は，

entity 識別子 is
  port インタフェース・リスト;
end 識別子;

また，アーキテクチャ本体の基本的構造は，

architecture 識別子 of エンティティ名 is
コンポーネント宣言
コンフィギュレーション定義
信号宣言
begin
  コンポーネントインスタンス文
  同時処理文 ( 動作の記述 )
end 識別子;

となります．他のコンポーネントとの接続がなければ，コンポーネント宣言，コンフィギュレーション定義およびコンポーネントインスタンス文は省略することができます．

ここまでに示したVHDLの基本的構造は一番簡単なものです．VHDLでは，さらに詳細な宣言が可能ですが，この構造と宣言を理解していれば，たいていのハードウェアの記述は間に合います．

それでは，具体的な例を示しながら，VHDLによる記述の詳細をみていくことにしましょう．

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